职责范围

参与整个ASIC前端设计流程的所有阶段，包括体系结构，RTL设计，验证和物理设计；

与ASIC架构，设计和验证团队紧密合作，以评估和改进ASIC架构性能模型，参与模块级设计实施，评估验证策略，并提出验证计划。

资格

必须攻读MS或Ph.D。电气工程或计算机工程师或相关领域的学位；

在VLSI设计，计算机体系结构，半导体物理或相关主题方面具有丰富的课程或项目经验；

具有Verilog，C / C ++和脚本语言（Perl，Python）的良好工作知识；

具有Synopsys或Cadence的标准EDA工具的经验；

具有复杂的联网ASIC设计经验，并具有联网协议和RFC的知识是一大优势。

薪水福利

我们提供极具竞争力的薪水，可观的股票权益以及慷慨的薪水福利计划。

工作地点

上海张江或深圳南山。