职责范围

负责ASIC设计验证的所有方面-制定验证策略，构建最新的测试平台，开发详细的测试计划和测试用例，进行回归和跟踪状态，推动覆盖范围关闭以及执行仿真计划；

与架构和设计团队紧密合作，提供经过全面验证的设计，以实现无缺陷的流片；

参与后期硅的开发和验证。

资格

5年以上的复杂高速数字IC设计验证经验，涉及ASIC设计验证流程的所有阶段；

在高度动态的环境中管理IC设计验证团队的成功记录，具有多个成功的复杂ASIC磁带输出；

要求拥有电气工程或计算机工程师或相关领域的学士学位；硕士或博士学位学位加分；

Verilog，SystemVerilog，UVM，脚本语言（Perl）的丰富工作知识

具有Synopsys或Cadence的标准EDA工具的经验；

熟悉高级验证方法；

具有复杂网络ASIC设计验证的经验，具有网络协议和RFC的知识以及具有仿真平台（Synopsys Zebu或Cadence Palladium）的经验非常重要。

薪水福利

我们提供极具竞争力的薪水，可观的股票权益以及慷慨的薪水福利计划。

工作地点

上海张江或深圳南山。